クロックド SR フリップフロップとは何ですか?

クロックド SR フリップフロップ:ゲート レベルの説明

クロックド SR フリップフロップ は順序論理回路の基本的な構成要素です。これはクロック信号を組み込んだラッチの一種です。 フリップフロップが出力を更新するタイミングを制御します。これは、すべての状態変化がクロックによって定義された特定の時間に発生する同期回路の構築に適しています。

仕組みの内訳は次のとおりです。

コンポーネント:

* SR ラッチ: クロックド SR フリップフロップのコアは、2 つの NOR ゲート (実装によっては NAND ゲート) で構築された単純な SR ラッチです。

* クロック入力: この入力は出力変化のタイミングを制御します。フリップフロップは、クロック信号がアクティブ (通常は高論理レベル) の場合にのみ出力状態を更新します。

* 入力 (S および R):

* S (セット): 出力 Q を「1」に設定します。

* R (リセット): 出力 Q を「0」にリセットします。

* 出力 (Q および Q'):

* 質問: 現在の状態を表すメイン出力。

* Q': Q 出力の補数 (常に反対の論理レベル)。

操作:

1. クロック Low (非アクティブ): クロック信号が Low の間、フリップフロップは「ロック」され、S および R の入力値に関係なく出力は変化しません。これは、クロック入力によって SR ラッチがこれらの入力に反応することがブロックされるためです。

2. クロック高 (アクティブ): クロック信号が High になると、フリップフロップは S 入力と R 入力に敏感になります。

* S=1、R=0: 出力 Q は「1」に設定され、出力 Q' は「0」に設定されます。

* S=0、R=1: 出力 Q は「0」にリセットされ、出力 Q' は「1」に設定されます。

* S=0、R=0: 出力 Q は以前の状態を保持します。

* S=1、R=1: この入力の組み合わせは禁止されています それは未定義の状態につながるためです。この状態は、適切に設計された回路では発生しません。

なぜクロックド SR フリップフロップを使用するのですか?

* 同期: 出力を制御してタイミングを合わせて更新できるため、同期デジタル システムの構築に最適です。

* 状態の保持: フリップフロップは、クロックが Low である限り、入力信号が変化してもその状態を保持します。

例:

クロック パルスごとに値をインクリメントする単純なカウンターを想像してください。これは、Q 出力が現在のカウントを表すクロックド SR フリップフロップを使用して構築できます。

注: クロックド SR フリップフロップには、エッジ トリガーなど、他のバリエーションもあります。 クロック信号の立ち上がりエッジまたは立ち下がりエッジでのみ更新されるバージョン。

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